【2017-11-02】IBM 5nm NanoSheet Gate-All-Around Transistor Introduction

【AEMD系列技术研讨会】

IBM 5nm NanoSheet Gate-All-Around Transistor Introduction

各位老师、同学：

2017年11月2日星期四下午13:30在微电子大楼401会议室，召开AEMD系列技术研讨会——IBM 5nm NanoSheet Gate-All-Around Transistor Introduction，相关信息如下。欢迎全校相关学科的老师与同学参加！

时间：11月2日（周四）下午13：30-15：30

地点：微电子大楼401会议室

题目：IBM 5nm NanoSheet Gate-All-Around Transistor Introduction

主讲人
徐越，2011年西安电子科技大学微电子学院硕士毕业，现任IBM芯片设计部门主任工程师，曾任Cadence IP部门高级工程师及Synopsys应用顾问。曾负责游戏平台处理器芯片，网络交换器芯片以及DDR PHY IP的开发以及EDA工具的咨询业务。目前负责IBM POWER架构高性能服务器处理器芯片设计从RTL到流片的后端实现，包括逻辑与物理综合，布局布线，时钟网格设计，时序分析，信号完整性及电源完整性分析，物理规则检查，设计流程整合。

IBM芯片部门负责人
尹文，2008年上海交通大学微电子学院硕士毕业，现任 IBM 芯片设计部门经理。从事芯片设计工作近十年，曾参与或领导开发过高性能网络处理器ASIC，和应用于智能设备的低功耗处理器SOC；目前负责IBM高性能POWER 处理器芯片设计从RTL 到流片的后端实现，包括逻辑综合，测试电路设计，物理设计，时序分析，电源信号完整性分析，物理规则检查，模拟电路设计和设计流程整合; 负责芯片封装设计，芯片封装同步设计和封装供应商管理。

内容简介：
此讲座将介绍一种新型纳米薄片硅电晶体，厚度仅5nm。2017年6月6号，IBM 在京都举行的 VLSI Technology and Circuits 研讨会上宣布，IBM 与其研究联盟合作伙伴 Global Foundries 以及三星公司为新型的芯片制造了5 纳米（nm）大小的晶体管。该研究发表在2017年期刊VLSI上，题为《堆叠纳米薄片环栅式电晶体》，该研究证明了5nm晶片的制备具有可行性且更效率更高；研究团队将硅纳米层进行水平堆叠，而非传统的硅半导体行业的垂直堆叠构架，这使得5nm晶体管的工艺有了实现可能。本研究中的纳米薄片电晶体结构采用了远紫外线光刻技术（EUV），该技术可以实现纳米薄片宽度的连续调整，在单一的制造工艺内或晶片设计流程内即可完成。和当前市场上10nm主流技术相比，5nm尺寸的薄片技术在固定功率条件下可增强40%的工作性能，在匹配性能条件下可节能75%。这一技术大大迎合了未来人工智能系统、虚拟化现实和移动设备的发展要求。